Verilog, được tiêu chuẩn hóa thành IEEE 1364, là ngôn ngữ mô tả phần cứng (hardware description language, viết tắt: HDL) được sử dụng để mô hình hóa các hệ thống điện tử. Nó được sử dụng phổ biến nhất trong thiết kế và xác minh các mạch kỹ thuật số ở trừu tượng mức chuyển thanh ghi. Nó cũng được sử dụng trong việc xác minh các mạch tương tự và mạch tín hiệu hỗn hợp, cũng như trong thiết kế các mạch di truyền.[1] Vào năm 2009, tiêu chuẩn Verilog (IEEE 1364-2005) đã được hợp nhất vào tiêu chuẩn SystemVerilog, tạo ra tiêu chuẩn IEEE 1800-2009. Kể từ đó, Verilog chính thức là một phần của ngôn ngữ SystemVerilog. Phiên bản hiện tại là tiêu chuẩn IEEE 1800-2017.[2]
Tổng quan
Ví dụ
Một ví dụ đơn giản về hai flip-flop sau:
Phần mềm mô phỏng
Để biết thông tin về trình giả lập Verilog, hãy xem danh sách trình giả lập Verilog.
Xem thêm
Tài liệu bổ sung
Ngôn ngữ tương tự
Tham khảo
- ^ Nielsen AA, Der BS, Shin J, Vaidyanathan P, Paralanov V, Strychalski EA, Ross D, Densmore D, Voigt CA (2016). “Genetic circuit design automation”. Science. 352 (6281): aac7341. doi:10.1126/science.aac7341. PMID 27034378.
- ^ 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
- Ghi chú
Liên kết ngoài
Hướng dẫn và tài nguyên chung
Tiêu chuẩn phát triển
Phần mở rộng ngôn ngữ
- Verilog AUTOs - Một hệ thống nhận xét meta mã nguồn mở để đơn giản hóa việc duy trì mã Verilog.
|
---|
Hiện nay | |
---|
Seri 802 | |
---|
Được đề xuất | |
---|
Không dùng nữa | |
---|
|