Zen 4 je kodno ime za CPUmikroarhitekturu koju je dizajnirao AMD, a objavljena je 27. rujna 2022.[1][2][3] Nasljednik je Zen 3 i koristi TSMC -ov N5 proces za CCD-ove.[4] Zen 4 pokreće Ryzen 7000 mainstream stolne procesore (kodnog naziva "Raphael") i koristi se u vrhunskim mobilnim procesorima (kodnog naziva "Dragon Range"), tankim i laganim mobilnim procesorima (kodnog naziva "Phoenix"), kao i EPYC 9004 serverskim procesorima (kodnih naziva "Genova" i "Bergamo").
Značajke
Kao i njegov prethodnik, Zen 4 u svojim Desktop Ryzen varijantama ima jedan ili dva Core Complex Die (CCD) izgrađena na TSMC-jevom 5 nm proces i jedna I/O matrica izgrađena na 6 nm.[5][6] Prethodno je I/O matrica na Zen 3 izgrađena na GlobalFoundriesovom14 nm procesu za EPYC i 12 nm proces za Ryzen. I/O matrica Zen 4 uključuje integriranu RDNA 2 grafiku po prvi put na bilo kojoj Zen arhitekturi. Zen 4 označava prvu upotrebu 5 nm-skog procesa za procesore stolnih računala temeljene na x86.
Na stolnim i poslužiteljskim platformama, Zen 4 podržava samo DDR5 memoriju, dok je podrška za DDR4 ukinuta. Dodatno, Zen 4 podržava nove AMD EXPO SPD profile za opsežnije podešavanje memorije i overclocking od strane proizvođača RAM-a. Za razliku od Intel XMP-a, AMD EXPO se prodaje kao otvoreni, licencni i besplatni standard za opisivanje parametara memorijskog kompleta, kao što su radna frekvencija, vremena i naponi. Omogućuje kodiranje šireg skupa vremena kako bi se postigla bolja izvedba i kompatibilnost. Međutim, XMP memorijski profili i dalje su podržani.[7] EXPO također može podržati Intel procesore.[8]
Svi Ryzen desktop procesori imaju 28 (24 + 4) PCIe 5.0 traka. To znači da se diskretni GPU može povezati sa 16 PCIe staza ili dva GPU-a sa 8 PCIe staza svaki. Dodatno, sada postoje 2 x 4 stazna PCIe sučelja, koja se najčešće koriste za M.2 uređaje za pohranu. Proizvođači matične ploče mogu konfigurirati hoće li se trake koje povezuju GPU-ove u mehaničkim x16 utorima izvoditi kao PCIe 4.0 ili PCIe 5.0. Konačno, 4 PCIe 5.0 trake rezervirane su za povezivanje čipa južnog mosta ili čipseta.
Zen 4 je prva AMD mikroarhitektura koja podržava proširenje skupa instrukcija AVX-512 . Većina 512-bitnih vektorskih instrukcija podijeljena je na dva dijela i izvršavaju ih interno 256-bitne SIMD izvršne jedinice. Dvije se polovice izvode paralelno na paru izvršnih jedinica i dalje se prate kao jedan mikro-OP (osim za pohranu), što znači da latencija izvršenja nije udvostručena u usporedbi s 256-bitnim vektorskim uputama. Postoje četiri 256-bitne izvršne jedinice, koje daju maksimalnu propusnost od dvije 512-bitne vektorske instrukcije po taktu, npr. jedno množenje i jedno zbrajanje. Maksimalni broj instrukcija po taktu se udvostručuje za vektore od 256 bita ili manje. Jedinice učitavanja i pohranjivanja također su od po 256 bita, zadržavajući propusnost do dva 256-bitna učitavanja ili jednu pohranu po ciklusu što je podržavao Zen 3. To znači do jedno 512-bitno učitavanje po ciklusu ili jedno 512-bitno pohranjivanje po dva ciklusa.[7][9][10]
Ostale značajke i poboljšanja, u usporedbi sa Zen 3, uključuju:[7][9]
L1 Branch Target Buffer (BTB) veličina povećana je za 50%, na 1,5K unosa. Svaki unos sada može pohraniti do dva cilja grananja, pod uvjetom da je prva grana uvjetna grana, a druga grana nalazi se unutar istog usklađenog retka predmemorije od 64 bajta kao i prva.
L2 BTB povećan je na 7K unosa.
Poboljšani izravni i neizravni prediktori grananja.
Veličina OP predmemorije povećala se za 68%, na 6,75K OP-ova. OP predmemorija sada može proizvesti do 9 makro-OP-ova po ciklusu (u odnosu na 6).
Re-order buffer (ROB) povećan je za 25%, na 320 instrukcija.
Datoteka cjelobrojnog registra povećana je na 224 registra, datoteka FP/vektorskog registra povećana je na 192 registra. Datoteka FP/vektorskog registra proširena je na 512 bita za podršku AVX-512. Dodana je nova datoteka registra maske, koja može pohraniti 68 registara maske.
Veličina reda za učitavanje povećala se za 22%, na 88 učitavanja na čekanju.
L2 predmemorija je udvostručena, od 512 KiB do 1 MiB po jezgri, 8-smjerni.
Automatski IBRS, gdje se neizravni način rada s ograničenom špekulacijom automatski uključuje i onemogućuje kada kontrola ulazi i napušta prsten 0 (način jezgre). Ovo smanjuje troškove prijelaza između načina rada korisnik/jezgra.
