Un Serialitzador/Deserialitzador (amb acrònim anglès SerDes) és un parell de blocs funcionals que s'utilitzen habitualment en comunicacions d'alta velocitat per compensar l'entrada/sortida limitada. Aquests blocs converteixen dades entre dades en sèrie i interfícies paral·leles en cada direcció. El terme "SerDes" es refereix genèricament a les interfícies utilitzades en diverses tecnologies i aplicacions. L'ús principal d'un SerDes és proporcionar transmissió de dades a través d'una única línia o un parell diferencial per tal de minimitzar el nombre de pins d'E/S i interconnexions.[1]
La funció bàsica de SerDes està formada per dos blocs funcionals: el bloc Parallel In Serial Out (PISO) (també conegut com convertidor Parallel-to-Serial) i el bloc Serial In Parallel Out (SIPO) (també conegut com convertidor Serial-to-Parallel Out). Hi ha 4 arquitectures SerDes diferents: (1) SerDes de rellotge paral·lel, (2) SerDes de rellotge incrustat, (3) SerDes 8b/10b, (4) SerDes de bits entrellaçats.[2]
El bloc PISO (Parallel Input, Serial Output) normalment té una entrada de rellotge paral·lel, un conjunt de línies d'entrada de dades i tancaments de dades d'entrada. Pot utilitzar un bucle de bloqueig de fase (PLL) intern o extern per multiplicar el rellotge paral·lel entrant fins a la freqüència sèrie. La forma més senzilla del PISO té un registre de desplaçament únic que rep les dades paral·leles una vegada per rellotge paral·lel i les desplaça a la velocitat de rellotge en sèrie més alta. Les implementacions també poden fer ús d'un registre de doble memòria intermèdia per evitar la metaestabilitat quan es transfereixen dades entre dominis de rellotge.[3]
El bloc SIPO (entrada sèrie, sortida paral·lela) normalment té una sortida de rellotge de recepció, un conjunt de línies de sortida de dades i tancaments de dades de sortida. El rellotge de recepció pot haver estat recuperat de les dades mitjançant la tècnica de recuperació del rellotge en sèrie. Tanmateix, els SerDes que no transmeten un rellotge utilitzen un rellotge de referència per bloquejar el PLL a la freqüència Tx correcta, evitant les freqüències harmòniques baixes presents al flux de dades. Aleshores, el bloc SIPO divideix el rellotge d'entrada a la velocitat paral·lela. Les implementacions solen tenir dos registres connectats com un doble buffer. Un registre s'utilitza per registrar el flux en sèrie i l'altre s'utilitza per contenir les dades del costat més lent i paral·lel.
Alguns tipus de SerDes inclouen blocs de codificació/descodificació. L'objectiu d'aquesta codificació/descodificació és normalment col·locar límits estadístics com a mínim a la velocitat de transicions del senyal per permetre una recuperació més fàcil del rellotge al receptor, proporcionar enquadrament i proporcionar un equilibri DC.[4]
.svg)
