Les proves Iddq són un mètode per provar circuits integrats CMOS per detectar la presència d'errors de fabricació. Es basa en mesurar el corrent d'alimentació (Idd) en estat de repòs (quan el circuit no està commutant i les entrades es mantenen en valors estàtics). El corrent consumit a l'estat s'anomena comunament Iddq per Idd (quiescent) i d'aquí el nom.[1]
Les proves Iddq utilitzen el principi que en un circuit digital CMOS sense commutar que funciona correctament, no hi ha cap camí de corrent estàtic entre la font d'alimentació i la terra, tret d'una petita quantitat de fuites. Molts errors comuns de fabricació de semiconductors faran que el corrent augmenti en ordres de magnitud, que es poden detectar fàcilment. Això té l'avantatge de comprovar el xip per detectar molts possibles errors amb una sola mesura. Un altre avantatge és que pot detectar falles que no es troben amb vectors convencionals de prova d'error enganxat.[2]
Les proves Iddq són una mica més complexes que només mesurar el corrent de subministrament. Si una línia està en curtcircuit a Vdd, per exemple, encara no consumirà corrent addicional si la porta que condueix el senyal intenta posar-la a "1". Tanmateix, una entrada diferent que intenti establir el senyal a 0 mostrarà un gran augment del corrent de repòs, senyalant una part dolenta. Les proves Iddq típiques poden utilitzar 20 entrades aproximadament. Tingueu en compte que les entrades de prova Iddq només requereixen controlabilitat i no observabilitat. Això es deu al fet que l'observabilitat és a través de la connexió d'alimentació compartida.[3]
Avantatges i inconvenients
Les proves Iddq tenen molts avantatges:
- És una prova senzilla i directa que permet identificar defectes físics.
- L'àrea i el temps de disseny són molt baixos.
- La generació de proves és ràpida.
- El temps d'aplicació de la prova és ràpid ja que els conjunts de vectors són petits.
- Detecta alguns defectes que altres proves, especialment les proves lògiques enganxades, no.
Inconvenient: en comparació amb les proves de la cadena d'escaneig, les proves Iddq requereixen temps i, per tant, són més cares, com s'aconsegueix amb les mesures actuals que triguen molt més temps que la lectura de pins digitals en producció massiva.[4]
Futur de les proves Iddq
A mesura que la geometria del dispositiu es redueix, és a dir, els transistors i les portes es fan més petits, donant lloc a processadors i SoC més grans i complexos (vegeu la llei de Moore), el corrent de fuga es fa molt més alt i menys predictible. Això fa que sigui difícil distingir una part de baixa fuita amb un defecte d'una part de fuita naturalment alta. A més, augmentar la mida del circuit significa que una sola falla tindrà un efecte percentual més baix, cosa que dificultarà la detecció de la prova. Tanmateix, Iddq és tan útil que els dissenyadors estan prenent mesures per mantenir-lo funcionant. Una tècnica particular que ajuda és el control de potència, on es pot apagar tota la font d'alimentació de cada bloc mitjançant un interruptor de baixa fuita. Això permet provar cada bloc individualment o en combinació, cosa que fa que les proves siguin molt més fàcils en comparació amb provar tot el xip.
Referències
